ZipCPU/wb2axip

Các bus bridge và những thành phần linh tinh khác

↗ Mở trên GitHub

Sao

704

Fork

129

Ngôn ngữ

Verilog

Giấy phép

—

Push gần nhất

3 tháng trước

Verilog gplv3 fpga xilinx axi-bus wishbone wishbone-bus xilinx-vivado

Chưa có intel liên quan

Kho mã này chưa xuất hiện trong bất kỳ nguồn nào radar theo dõi. Bộ thu thập chạy theo lịch — hãy quay lại khi nó bao quát kho mã này.