Aller au contenu principal
buildradar
Se connecter

eugene-tarassov/vivado-risc-v

@eugene-tarassov

Conceptions de blocs Xilinx Vivado pour un SoC RISC-V FPGA exécutant une distribution Debian Linux

Étoiles
1 096
Bifurcations
251
Langage
Tcl
Licence
NOASSERTION
Dernier push
il y a 2 mois
Tcllinuxrisc-vriscvfpgaxilinxvivadoboomarty-a7genesys2kc705nexys-videorocketchipvc707

Aucune intel associée pour le moment

Ce dépôt n'est encore apparu dans aucune des sources que le radar suit. Le collecteur suit un calendrier — revenez une fois qu'il couvre ce dépôt.