asic

SkyWater Technology Foundry के 130nm नोड के उपयोग के लिए ओपन सोर्स प्रोसेस डिज़ाइन किट।

CORE-V CVA6 एप्लिकेशन और एम्बेडेड दोनों अनुप्रयोगों के लिए एक अत्यधिक कॉन्फ़िगर करने योग्य, 6-चरण RISC-V कोर है। एप्लिकेशन क्लास कॉन्फ़िगरेशन Linux बूट करने में सक्षम हैं।

एक छोटा, अनुकूलन योग्य और विस्तार योग्य MCU-क्लास 32-बिट RISC-V सॉफ्ट-कोर CPU और माइक्रोकंट्रोलर जैसा SoC जिसे प्लेटफ़ॉर्म-स्वतंत्र VHDL में लिखा गया है।

OpenLane OpenROAD, Yosys, Magic, Netgen और डिज़ाइन अन्वेषण और अनुकूलन के लिए कस्टम कार्यপদ্ধতি 스คริप्ट्स सहित कई घटकों पर आधारित एक स्वचालित RTL से GDSII प्रवाह है।

SERV - SErial RISC-V CPU

उच्च-प्रदर्शन ऑन-चिप संचार के लिए AXI SystemVerilog सिंथेटिजेबल IP मॉड्यूल और सत्यापन बुनियादी ढांचा

Haskell से VHDL/Verilog/SystemVerilog कंपाइलर

बर्कले का स्पेशल ऐरे जेनरेटर

मॉड्यूलर हार्डवेयर बिल्ड सिस्टम

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

डिजिटल सिग्नेचर सर्विस: उन्नत इलेक्ट्रॉनिक हस्ताक्षरों का निर्माण, विस्तार और सत्यापन

VUnit, VHDL/SystemVerilog के लिए एक यूनिट टेस्टिंग फ्रेमवर्क है।

मशीन लर्निंग के लिए मॉडल के आकार को कम करने या ASIC/FPGA एक्सेलेरेटर के उद्देश्य से कार्यों का संग्रह।

PULP Ara एक 64-बिट वेक्टर यूनिट है, जो RISC-V वेक्टर एक्सटेंशन वर्जन 1.0 के साथ संगत है और CORE-V के CVA6 कोर के लिए कोप्रोसेसर के रूप में कार्य करता है।

ASIC कार्यान्वयन प्रवाह अवसंरचना, OpenLane का उत्तराधिकारी