विषय · systemverilog
systemverilog
systemverilog टैग वाली ट्रैक की गई ओपन सोर्स रिपॉजिटरी, स्टार के हिसाब से क्रमबद्ध।
रिपॉजिटरी
12
कुल स्टार
13,349
औसत स्टार
1,112
हिस्सा
0.00%
मिलते-जुलते विषय
वे विषय जो अक्सर एक ही रिपॉजिटरी पर systemverilog के साथ आते हैं।
हाल में उभरे
पिछले 90 दिनों में बनी और systemverilog टैग वाली रिपॉजिटरी।
पिछले 90 दिनों में इस विषय के टैग वाली कोई नई रिपॉजिटरी नहीं आई।
- #1
Verible SystemVerilog डेवलपर टूल्स का एक सूट है, जिसमें एक पार्सर, स्टाइल-लिइंटर, फ़ॉर्मेटर और लैंग्वेज सर्वर शामिल हैं
★ 1,927+6पिछले 7 दिनों में स्टार का बदलाव - #2
उच्च-प्रदर्शन ऑन-चिप संचार के लिए AXI SystemVerilog सिंथेटिजेबल IP मॉड्यूल और सत्यापन बुनियादी ढांचा
★ 1,677+9पिछले 7 दिनों में स्टार का बदलाव - #3
Haskell से VHDL/Verilog/SystemVerilog कंपाइलर
★ 1,609+1पिछले 7 दिनों में स्टार का बदलाव - #4★ 1,290+0पिछले 7 दिनों में स्टार का बदलाव
- #5★ 1,126+2पिछले 7 दिनों में स्टार का बदलाव
- #6★ 1,114+1पिछले 7 दिनों में स्टार का बदलाव
- #7★ 1,028+1पिछले 7 दिनों में स्टार का बदलाव
- #8★ 793+3पिछले 7 दिनों में स्टार का बदलाव
- #9★ 750+1पिछले 7 दिनों में स्टार का बदलाव
- #10
VHDL और Verilog/SV IDE: स्टेट मशीन व्यूअर, लिंटर, डॉक्यूमेंटेशन, स्निपेट्स और बहुत कुछ
★ 739+0पिछले 7 दिनों में स्टार का बदलाव - #11
CORE-V परिवार के RISC-V कोर के लिए कार्यात्मक सत्यापन प्रोजेक्ट।
★ 717+2पिछले 7 दिनों में स्टार का बदलाव - #12★ 584+1पिछले 7 दिनों में स्टार का बदलाव
