chipsalliance/verible

Verible là bộ công cụ dành برای nhà phát triển SystemVerilog, bao gồm trình phân tích cú pháp, bộ kiểm tra phong cách, bộ định dạng và language server

↗ Mở trên GitHub

Sao

1.927

Fork

303

Ngôn ngữ

C++

Giấy phép

NOASSERTION

Push gần nhất

5 ngày trước

C++lexer hacktoberfest parser productivity analysis lsp-server linter formatter language-server-protocol syntax-tree yacc systemverilog style-linter sv-lrm systemverilog-developer systemverilog-parser verible

Chưa có intel liên quan

Kho mã này chưa xuất hiện trong bất kỳ nguồn nào radar theo dõi. Bộ thu thập chạy theo lịch — hãy quay lại khi nó bao quát kho mã này.

Intel liên quan (0)

Chưa có intel liên quan