systemverilog

Verible là bộ công cụ dành برای nhà phát triển SystemVerilog, bao gồm trình phân tích cú pháp, bộ kiểm tra phong cách, bộ định dạng và language server

Các module IP AXI SystemVerilog có thể tổng hợp và cơ sở hạ tầng kiểm thử dành cho giao tiếp trên chip hiệu năng cao

Trình biên dịch từ Haskell sang VHDL/Verilog/SystemVerilog

Truyền video/audio qua HDMI trên FPGA

Trình biên dịch SystemVerilog và các dịch vụ ngôn ngữ

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

Veryl: Ngôn ngữ mô tả phần cứng hiện đại

Thư viện trừu tượng để giao tiếp với các công cụ EDA.

Chuyển đổi từ SystemVerilog sang Verilog

IDE cho VHDL và Verilog/SV: trình xem máy trạng thái, linter, tài liệu, đoạn mã và nhiều tính năng khác.

Dự án xác minh chức năng cho dòng nhân RISC-V CORE-V.

Máy chủ ngôn ngữ SystemVerilog