pulp-platform/axi

Các module IP AXI SystemVerilog có thể tổng hợp và cơ sở hạ tầng kiểm thử dành cho giao tiếp trên chip hiệu năng cao

↗ Mở trên GitHub

Sao

1.677

Fork

372

Ngôn ngữ

SystemVerilog

Giấy phép

NOASSERTION

Push gần nhất

1 tuần trước

SystemVerilog fpga ip hardware asic rtl systemverilog axi4 axi axi4-lite network-on-chip

Chưa có intel liên quan

Kho mã này chưa xuất hiện trong bất kỳ nguồn nào radar theo dõi. Bộ thu thập chạy theo lịch — hãy quay lại khi nó bao quát kho mã này.