asic

Bộ công cụ thiết kế quy trình mã nguồn mở để sử dụng với tiến trình 130nm của SkyWater Technology Foundry.

CORE-V CVA6 là một lõi RISC-V 6 giai đoạn, có khả năng cấu hình cao dành cho cả ứng dụng và thiết bị nhúng. Các cấu hình lớp ứng dụng có khả năng khởi động Linux.

🖥️ Một MCU-class 32-bit RISC-V soft-core CPU và microcontroller-like SoC nhỏ gọn, có thể tùy chỉnh và mở rộng, được viết bằng VHDL độc lập nền tảng.

OpenLane là một quy trình RTL sang GDSII tự động dựa trên một số thành phần bao gồm OpenROAD, Yosys, Magic, Netgen và các tập lệnh phương pháp tùy chỉnh để khám phá và tối ưu hóa thiết kế.

SERV - CPU RISC-V SErial

Các module IP AXI SystemVerilog có thể tổng hợp và cơ sở hạ tầng kiểm thử dành cho giao tiếp trên chip hiệu năng cao

Trình biên dịch từ Haskell sang VHDL/Verilog/SystemVerilog

Trình tạo mảng không gian của Berkeley

Hệ thống xây dựng phần cứng dạng mô-đun

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

Dịch vụ chữ ký số: tạo, mở rộng và xác thực chữ ký điện tử nâng cao

VUnit là một framework kiểm thử đơn vị cho VHDL/SystemVerilog.

Bộ sưu tập các công trình nhằm giảm kích thước mô hình hoặc bộ tăng tốc ASIC/FPGA cho machine learning.

PULP Ara là đơn vị vector 64-bit, tương thích với RISC-V Vector Extension phiên bản 1.0, hoạt động như một bộ đồng xử lý cho nhân CVA6 của CORE-V

Cơ sở hạ tầng quy trình triển khai ASIC, kế thừa của OpenLane