riscv

Thư viện đơn giản và dễ sử dụng để lập trình trò chơi điện tử

ncnn là một framework suy luận mạng nơ-ron hiệu suất cao được tối ưu hóa cho nền tảng di động.

Framework giả lập CPU Unicorn (ARM, AArch64, M68K, Mips, Sparc, PowerPC, RiscV, S390x, TriCore, X86)

Khung dịch ngược/tháo rời Capstone cho ARM, ARM64 (ARMv8), Alpha, BPF, Ethereum VM, HPPA, LoongArch, M68K, M680X, Mips, MOS65XX, PPC, RISC-V(rv32G/rv64G), SH, Sparc, SystemZ, TMS320C64X, TriCore, Webassembly, XCore và X86.

Tengine là một công cụ suy luận mô-đun, hiệu năng cao, gọn nhẹ dành cho thiết bị nhúng.

Trình tạo Rocket Chip

Một máy tính RISC-V hoàn toàn tương thích được làm bên trong trò chơi Terraria

Trình tải khởi động (bootloader) và quản lý khởi động hiện đại, bảo mật, di động và đa giao thức.

Việc triển khai CPU RISC-V 32-bit thân thiện với FPGA

Bộ công cụ và thư viện gỡ lỗi cho các mục tiêu ARM và RISC-V nhúng trên một host riêng biệt

Core Arduino cho Raspberry Pi Pico, hỗ trợ tất cả các bo mạch RP2040 và RP2350

Lõi CPU RISC-V mã nguồn mở được triển khai bằng Verilog từ đầu chỉ trong một đêm!

Khung thiết kế SoC RISC-V linh hoạt với nhân in-order, nhân out-of-order, bộ tăng tốc và nhiều hơn nữa

SonicBOOM: The Berkeley Out-of-Order Machine

Lõi RISC-V công suất cực thấp

oreboot là một nhánh (fork) của coreboot, đã loại bỏ ngôn ngữ C và được viết bằng Rust.

MicroPython cho K210 RISC-V, giúp việc vọc vạch AI biên trở nên dễ dàng hơn

Hệ điều hành kiểu Unix viết bằng Rust, lấy cảm hứng từ xv6-riscv

RARS -- Trình hợp dịch và mô phỏng thời gian chạy RISC-V

Một trình biên dịch tối ưu hóa C mang tính giáo dục và tự host

Thư viện RISC-V Supervisor Binary Interface (RISC-V SBI) bằng Rust; chạy ở chế độ M hoặc HS; hỗ trợ tốt cho hệ sinh thái Rust nhúng. Để tải xuống tệp nhị phân, hãy xem thư mục prototyper.

Máy ảo RISC-V

CV32E40P là CPU RISC-V RV32IMFCXpulp 4 tầng theo thứ tự dựa trên RI5CY từ PULP-Platform

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

Sandbox RVA23 RISC-V nhanh nhất

Bộ xử lý RV32IMACZb* 3 giai đoạn có hỗ trợ gỡ lỗi

Thiết kế khối Xilinx Vivado cho FPGA RISC-V SoC chạy bản phân phối Debian Linux

Môi trường phát triển nhúng cho mcs51/stm8/avr/cortex-m/riscv trên VS Code.

SCR1 là lõi MCU RISC-V mã nguồn mở chất lượng cao bằng Verilog.

Lõi VeeR EH1