darklife/darkriscv

Lõi CPU RISC-V mã nguồn mở được triển khai bằng Verilog từ đầu chỉ trong một đêm!

↗ Mở trên GitHub

Sao

2.602

Fork

328

Ngôn ngữ

Verilog

Giấy phép

BSD-3-Clause

Push gần nhất

2 tuần trước

Verilog risc-v riscv fpga core verilog

Chưa có intel liên quan

Kho mã này chưa xuất hiện trong bất kỳ nguồn nào radar theo dõi. Bộ thu thập chạy theo lịch — hãy quay lại khi nó bao quát kho mã này.