zachjs/sv2v

Chuyển đổi từ SystemVerilog sang Verilog

↗ Mở trên GitHub

Sao

751

Fork

66

Ngôn ngữ

Haskell

Giấy phép

BSD-3-Clause

Push gần nhất

3 tuần trước

Haskell conversion verilog systemverilog yosys

Chưa có intel liên quan

Kho mã này chưa xuất hiện trong bất kỳ nguồn nào radar theo dõi. Bộ thu thập chạy theo lịch — hãy quay lại khi nó bao quát kho mã này.