verilog-to-routing/vtr-verilog-to-routing

@verilog-to-routing

Verilog sang Định tuyến -- Luồng CAD mã nguồn mở cho Nghiên cứu FPGA

↗ Mở trên GitHub

Sao

1.265

Fork

445

Ngôn ngữ

C++

Giấy phép

NOASSERTION

Push gần nhất

11 giờ trước

C++routing synthesis cad fpga eda verilog placement vpr vtr

Chưa có intel liên quan

Kho mã này chưa xuất hiện trong bất kỳ nguồn nào radar theo dõi. Bộ thu thập chạy theo lịch — hãy quay lại khi nó bao quát kho mã này.