Zum Hauptinhalt springen
buildradar
Sign in

chipsalliance/verible

@chipsalliance

Verible ist eine Suite von SystemVerilog-Entwicklertools, einschließlich Parser, Style-Linter, Formatierer und Language Server

Sterne
1.927
Forks
303
Sprache
C++
Lizenz
NOASSERTION
Letzter Push
vor 1 Woche
C++lexerhacktoberfestparserproductivityanalysislsp-serverlinterformatterlanguage-server-protocolsyntax-treeyaccsystemverilogstyle-lintersv-lrmsystemverilog-developersystemverilog-parserverible

Noch keine verwandte Intel

Dieses Repo ist noch in keiner der vom Radar verfolgten Quellen aufgetaucht. Der Collector läuft nach Zeitplan — schau wieder vorbei, sobald er dieses Repo abdeckt.