systemverilog
Erfasste Open-Source-Repos mit dem Tag systemverilog, sortiert nach Sternen.
Verwandte Themen
Themen, die häufig gemeinsam mit systemverilog am selben Repo auftauchen.
Neue Aufsteiger
Repos, die in den letzten 90 Tagen erstellt und mit systemverilog getaggt wurden.
In den letzten 90 Tagen kam kein neues Repo mit diesem Thema dazu.
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Verible ist eine Suite von SystemVerilog-Entwicklertools, einschließlich Parser, Style-Linter, Formatierer und Language Server
★ 1.927+8Sterne-Änderung der letzten 7 Tage - #2
Synthetisierbare AXI SystemVerilog IP-Module und Verifikationsinfrastruktur für die On-Chip-Hochleistungs-Kommunikation
★ 1.677+4Sterne-Änderung der letzten 7 Tage - #3
Haskell-zu-VHDL/Verilog/SystemVerilog-Compiler
★ 1.609+2Sterne-Änderung der letzten 7 Tage - #4★ 1.290+0Sterne-Änderung der letzten 7 Tage
- #5★ 1.126+6Sterne-Änderung der letzten 7 Tage
- #6★ 1.113+3Sterne-Änderung der letzten 7 Tage
- #7★ 1.028+3Sterne-Änderung der letzten 7 Tage
- #8★ 792+2Sterne-Änderung der letzten 7 Tage
- #9★ 749+1Sterne-Änderung der letzten 7 Tage
- #10
VHDL- und Verilog/SV-IDE: Zustandsmaschinen-Viewer, Linter, Dokumentation, Snippets... und mehr!
★ 739+1Sterne-Änderung der letzten 7 Tage - #11
Funktionales Verifikationsprojekt für die CORE-V-Familie von RISC-V-Kernen.
★ 715+3Sterne-Änderung der letzten 7 Tage - #12★ 584+0Sterne-Änderung der letzten 7 Tage
