asic

Open-Source-Process-Design-Kit zur Verwendung mit dem 130-nm-Knoten von SkyWater Technology Foundry.

Der CORE-V CVA6 ist ein hochkonfigurierbarer, 6-stufiger RISC-V-Kern für Anwendungs- und Embedded-Systeme. Anwendungskonfigurationen unterstützen das Booten von Linux.

🖥️ Ein kleiner, anpassbarer und erweiterbarer 32-Bit-RISC-V-Softcore-CPU der MCU-Klasse und mikrocontrollerähnliches SoC, geschrieben in plattformunabhängigem VHDL.

OpenLane ist ein automatisierter RTL-zu-GDSII-Fluss, der auf mehreren Komponenten wie OpenROAD, Yosys, Magic, Netgen sowie benutzerdefinierten Methodikskripten für Designexploration und -optimierung basiert.

SERV – Die SErial RISC-V CPU

Synthetisierbare AXI SystemVerilog IP-Module und Verifikationsinfrastruktur für die On-Chip-Hochleistungs-Kommunikation

Haskell-zu-VHDL/Verilog/SystemVerilog-Compiler

Berkeley's Spatial Array Generator

Modulares Hardware-Build-System

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

Digitaler Signaturdienst: Erstellung, Erweiterung und Validierung fortgeschrittener elektronischer Signaturen

VUnit ist ein Unit-Test-Framework für VHDL/SystemVerilog

Sammlung von Arbeiten zur Reduzierung von Modellgrößen oder zur Entwicklung von ASIC/FPGA-Beschleunigern für maschinelles Lernen.

PULP Ara ist eine 64-Bit-Vektoreinheit, kompatibel mit der RISC-V Vector Extension Version 1.0, die als Koprozessor für den CVA6-Kern von CORE-V fungiert.

Infrastruktur für den ASIC-Implementierungsfluss, Nachfolger von OpenLane