riscv

Eine einfache und benutzerfreundliche Bibliothek, um Videospiele-Entwicklung zu genießen

ncnn ist ein für mobile Plattformen optimiertes, leistungsstarkes Inferenz-Framework für neuronale Netze

Unicorn CPU-Emulator-Framework (ARM, AArch64, M68K, Mips, Sparc, PowerPC, RiscV, S390x, TriCore, X86)

Capstone Disassembly- bzw. Disassembler-Framework für ARM, ARM64 (ARMv8), Alpha, BPF, Ethereum VM, HPPA, LoongArch, M68K, M680X, Mips, MOS65XX, PPC, RISC-V (rv32G/rv64G), SH, Sparc, SystemZ, TMS320C64X, TriCore, WebAssembly, XCore und X86.

Tengine ist eine schlanke, hochleistungsfähige, modulare Inferenz-Engine für eingebettete Geräte

Rocket Chip Generator

Ein vollständig konformer RISC-V-Computer, der im Spiel Terraria erstellt wurde

Moderner, sicherer, portabler Multiprotokoll-Bootloader und Bootmanager.

Eine FPGA-freundliche 32-Bit RISC-V CPU-Implementierung

Ein Debugging-Toolsekt und eine Bibliothek zum Debuggen eingebetteter ARM- und RISC-V-Ziele auf einem separaten Host

Raspberry Pi Pico Arduino-Core für alle RP2040- und RP2350-Boards

Open-Source RISC-V-CPU-Kern, implementiert in Verilog von Grund auf in einer Nacht!

Ein agiles RISC-V-SoC-Design-Framework mit In-Order-Kernen, Out-of-Order-Kernen, Beschleunigern und mehr

SonicBOOM: Die Berkeley Out-of-Order Machine

Der extrem stromsparende RISC-V-Kern

oreboot ist ein Fork von coreboot, bei dem C entfernt wurde, geschrieben in Rust.

MicroPython für K210 RISC-V, um Edge-AI einfacher zu nutzen

Ein Unix-ähnliches Betriebssystem in Rust, inspiriert von xv6-riscv

RARS -- RISC-V Assembler und Laufzeitsimulator

Ein selbst gehosteter und edukativer C-Optimierungscompiler

RISC-V Supervisor Binary Interface (RISC-V SBI) Bibliothek in Rust; läuft im M- oder HS-Modus; gute Unterstützung für das eingebettete Rust-Ökosystem. Binärdownloads im Ordner „prototyper“.

Die RISC-V Virtual Machine

CV32E40P ist eine In-Order 4-Stufen RISC-V RV32IMFCXpulp CPU basierend auf RI5CY von PULP-Platform

RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

Die schnellste RVA23 RISC-V Sandbox

3-stufiger RV32IMACZb*-Prozessor mit Debug-Funktion

Xilinx Vivado-Blockdesigns für FPGA RISC-V SoC mit der Debian Linux-Distribution

Eine eingebettete Entwicklungsumgebung für mcs51/stm8/avr/cortex-m/riscv in VS Code.

SCR1 ist ein hochwertiger Open-Source-RISC-V-MCU-Kern in Verilog

VeeR EH1 Kern