Zum Hauptinhalt springen
buildradar
Sign in
Thema · verilog

verilog

Erfasste Open-Source-Repos mit dem Tag verilog, sortiert nach Sternen.

Repos
53
Sterne gesamt
86.387
Sterne im Schnitt
1.630
Anteil
0,00%

Themen, die häufig gemeinsam mit verilog am selben Repo auftauchen.

Neue Aufsteiger

Repos, die in den letzten 90 Tagen erstellt und mit verilog getaggt wurden.

In den letzten 90 Tagen kam kein neues Repo mit diesem Thema dazu.

  • logisim-evolution@logisim-evolution

    Tool und Simulator für den Entwurf digitaler Logik.

    7.517+21Sterne-Änderung der letzten 7 Tage
  • openwifi@open-sdr

    Open-Source IEEE 802.11 WiFi Basisband FPGA (Chip)-Design: Treiber, Software

    4.779+3Sterne-Änderung der letzten 7 Tage
  • chisel@chipsalliance

    Chisel: Eine moderne Hardware-Designsprache

    4.773+9Sterne-Änderung der letzten 7 Tage
  • verilator@verilator

    Verilator Open-Source-SystemVerilog-Simulator und Lint-System

    3.891+6Sterne-Änderung der letzten 7 Tage
  • VexRiscv@SpinalHDL

    Eine FPGA-freundliche 32-Bit RISC-V CPU-Implementierung

    3.239+7Sterne-Änderung der letzten 7 Tage
  • OpenROAD@The-OpenROAD-Project

    Die einheitliche OpenROAD-Anwendung zur Implementierung eines RTL-zu-GDS-Flows. Dokumentation unter https://openroad.readthedocs.io/en/latest/

    3.050+18Sterne-Änderung der letzten 7 Tage
  • darkriscv@darklife

    Open-Source RISC-V-CPU-Kern, implementiert in Verilog von Grund auf in einer Nacht!

    2.602+1Sterne-Änderung der letzten 7 Tage
  • cocotb@cocotb

    cocotb: Python-basierte Chip- (RTL) Verifikation

    2.487+1Sterne-Änderung der letzten 7 Tage
  • neorv32@stnolting

    🖥️ Ein kleiner, anpassbarer und erweiterbarer 32-Bit-RISC-V-Softcore-CPU der MCU-Klasse und mikrocontrollerähnliches SoC, geschrieben in plattformunabhängigem VHDL.

    2.249+4Sterne-Änderung der letzten 7 Tage
  • GPGPU-Mikroprozessorarchitektur

    2.220+1Sterne-Änderung der letzten 7 Tage
  • SpinalHDL@SpinalHDL

    Scala-basiertes HDL

    2.032+1Sterne-Änderung der letzten 7 Tage
  • basic_verilog@pConst

    Unverzichtbare Verilog- und SystemVerilog-Module

    2.017+2Sterne-Änderung der letzten 7 Tage
  • hdl@analogdevicesinc

    HDL-Bibliotheken und -Projekte

    2.002+1Sterne-Änderung der letzten 7 Tage
  • OpenLane@The-OpenROAD-Project

    OpenLane ist ein automatisierter RTL-zu-GDSII-Fluss, der auf mehreren Komponenten wie OpenROAD, Yosys, Magic, Netgen sowie benutzerdefinierten Methodikskripten für Designexploration und -optimierung basiert.

    1.927+8Sterne-Änderung der letzten 7 Tage
  • icestudio@FPGAwars

    Visueller Editor für offene FPGA-Boards

    1.924+0Sterne-Änderung der letzten 7 Tage
  • e203_hbirdv2@riscv-mcu

    Der extrem stromsparende RISC-V-Kern

    1.906+1Sterne-Änderung der letzten 7 Tage
  • serv@olofk

    SERV – Die SErial RISC-V CPU

    1.878+2Sterne-Änderung der letzten 7 Tage
  • xls@google

    XLS: Beschleunigte Hardwaresynthese

    1.862+18Sterne-Änderung der letzten 7 Tage
  • clash-compiler@clash-lang

    Haskell-zu-VHDL/Verilog/SystemVerilog-Compiler

    1.609+1Sterne-Änderung der letzten 7 Tage
  • zipcpu@ZipCPU

    Ein kleiner,軽量 RISC-CPU-Softcore

    1.579+2Sterne-Änderung der letzten 7 Tage
  • fusesoc@olofk

    Paketmanager und Build-Abstraktionswerkzeug für die FPGA-/ASIC-Entwicklung

    1.453+0Sterne-Änderung der letzten 7 Tage
  • platformio-vscode-ide@platformio

    PlatformIO IDE für VSCode: Die integrierte Entwicklungsumgebung der nächsten Generation für das IoT

    1.448+1Sterne-Änderung der letzten 7 Tage
  • VeriGPU@hughperkins

    Open-Source-GPU in Verilog, grob basierend auf der RISC-V-ISA

    1.367+2Sterne-Änderung der letzten 7 Tage
  • wireguard-fpga@chili-chips-ba

    Mit voller Geschwindigkeit laufende, leitungschnelle Hardware-Implementierung von Wireguard VPN unter Verwendung von kostengünstigen Artix7-FPGAs mit Open-Source-Toolchain. Wenn Sie Sicherheit und Datenschutz suchen, ist in unserer Codebasis nichts privat. Unsere Tür steht für die Überprüfung von Hintertüren weit offen, sei es in Bezug auf RTL, Embedded, Build, Bitstream oder jeden anderen Aspekt des Design- und Lieferpakets. Bujrum!

    1.356+1Sterne-Änderung der letzten 7 Tage
  • vtr-verilog-to-routing@verilog-to-routing

    Verilog to Routing – Open-Source-CAD-Flow für die FPGA-Forschung

    1.261+3Sterne-Änderung der letzten 7 Tage
  • siliconcompiler@siliconcompiler

    Modulares Hardware-Build-System

    1.205+1Sterne-Änderung der letzten 7 Tage
  • Hardware-Beschreibungssprachen

    1.170+1Sterne-Änderung der letzten 7 Tage
  • metroboy@aappleby

    Ein Repository mit Gate-Level-Simulatoren und Tools für den originalen Game Boy.

    1.169+0Sterne-Änderung der letzten 7 Tage
  • Quellcode- und Dokumentationsdateien für das USB-C-Industriekamera-Projekt. Dieses Repository enthält Leiterplatten (PCB), FPGA, Kamera und USB sowie FPGA-Firmware und Quellcode für USB-Controller-Firmware.

    1.152+5Sterne-Änderung der letzten 7 Tage
  • slang@MikePopoloski

    SystemVerilog-Compiler und Sprachdienste

    1.126+2Sterne-Änderung der letzten 7 Tage
← Zurück zu den Themen