verilog
Erfasste Open-Source-Repos mit dem Tag verilog, sortiert nach Sternen.
Verwandte Themen
Themen, die häufig gemeinsam mit verilog am selben Repo auftauchen.
Neue Aufsteiger
Repos, die in den letzten 90 Tagen erstellt und mit verilog getaggt wurden.
In den letzten 90 Tagen kam kein neues Repo mit diesem Thema dazu.
- #1
Tool und Simulator für den Entwurf digitaler Logik.
★ 7.517+21Sterne-Änderung der letzten 7 Tage - #2★ 4.779+3Sterne-Änderung der letzten 7 Tage
- #3★ 4.773+9Sterne-Änderung der letzten 7 Tage
- #4★ 3.891+6Sterne-Änderung der letzten 7 Tage
- #5★ 3.239+7Sterne-Änderung der letzten 7 Tage
- #6
Die einheitliche OpenROAD-Anwendung zur Implementierung eines RTL-zu-GDS-Flows. Dokumentation unter https://openroad.readthedocs.io/en/latest/
★ 3.050+18Sterne-Änderung der letzten 7 Tage - #7
Open-Source RISC-V-CPU-Kern, implementiert in Verilog von Grund auf in einer Nacht!
★ 2.602+1Sterne-Änderung der letzten 7 Tage - #8★ 2.487+1Sterne-Änderung der letzten 7 Tage
- #9
🖥️ Ein kleiner, anpassbarer und erweiterbarer 32-Bit-RISC-V-Softcore-CPU der MCU-Klasse und mikrocontrollerähnliches SoC, geschrieben in plattformunabhängigem VHDL.
★ 2.249+4Sterne-Änderung der letzten 7 Tage - #10
GPGPU-Mikroprozessorarchitektur
★ 2.220+1Sterne-Änderung der letzten 7 Tage - #11★ 2.032+1Sterne-Änderung der letzten 7 Tage
- #12
Unverzichtbare Verilog- und SystemVerilog-Module
★ 2.017+2Sterne-Änderung der letzten 7 Tage - #13★ 2.002+1Sterne-Änderung der letzten 7 Tage
- #14
OpenLane ist ein automatisierter RTL-zu-GDSII-Fluss, der auf mehreren Komponenten wie OpenROAD, Yosys, Magic, Netgen sowie benutzerdefinierten Methodikskripten für Designexploration und -optimierung basiert.
★ 1.927+8Sterne-Änderung der letzten 7 Tage - #15★ 1.924+0Sterne-Änderung der letzten 7 Tage
- #16
Der extrem stromsparende RISC-V-Kern
★ 1.906+1Sterne-Änderung der letzten 7 Tage - #17★ 1.878+2Sterne-Änderung der letzten 7 Tage
- #18★ 1.862+18Sterne-Änderung der letzten 7 Tage
- #19
Haskell-zu-VHDL/Verilog/SystemVerilog-Compiler
★ 1.609+1Sterne-Änderung der letzten 7 Tage - #20★ 1.579+2Sterne-Änderung der letzten 7 Tage
- #21★ 1.453+0Sterne-Änderung der letzten 7 Tage
- #22
PlatformIO IDE für VSCode: Die integrierte Entwicklungsumgebung der nächsten Generation für das IoT
★ 1.448+1Sterne-Änderung der letzten 7 Tage - #23★ 1.367+2Sterne-Änderung der letzten 7 Tage
- #24
Mit voller Geschwindigkeit laufende, leitungschnelle Hardware-Implementierung von Wireguard VPN unter Verwendung von kostengünstigen Artix7-FPGAs mit Open-Source-Toolchain. Wenn Sie Sicherheit und Datenschutz suchen, ist in unserer Codebasis nichts privat. Unsere Tür steht für die Überprüfung von Hintertüren weit offen, sei es in Bezug auf RTL, Embedded, Build, Bitstream oder jeden anderen Aspekt des Design- und Lieferpakets. Bujrum!
★ 1.356+1Sterne-Änderung der letzten 7 Tage - #25
Verilog to Routing – Open-Source-CAD-Flow für die FPGA-Forschung
★ 1.261+3Sterne-Änderung der letzten 7 Tage - #26
Modulares Hardware-Build-System
★ 1.205+1Sterne-Änderung der letzten 7 Tage - #27
Hardware-Beschreibungssprachen
★ 1.170+1Sterne-Änderung der letzten 7 Tage - #28★ 1.169+0Sterne-Änderung der letzten 7 Tage
- #29
Quellcode- und Dokumentationsdateien für das USB-C-Industriekamera-Projekt. Dieses Repository enthält Leiterplatten (PCB), FPGA, Kamera und USB sowie FPGA-Firmware und Quellcode für USB-Controller-Firmware.
★ 1.152+5Sterne-Änderung der letzten 7 Tage - #30★ 1.126+2Sterne-Änderung der letzten 7 Tage