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Thema · verilog

verilog

Erfasste Open-Source-Repos mit dem Tag verilog, sortiert nach Sternen.

53 Repos
  • kianRiscV@splinedrive

    RISC-V XV6/Linux SoC, marchID: 0x2b, 0x34

    1.114+1Sterne-Änderung der letzten 7 Tage
  • veryl@veryl-lang

    Veryl: Eine moderne Hardwarebeschreibungssprache

    1.031+2Sterne-Änderung der letzten 7 Tage
  • apio@FPGAwars

    :seedling: Open-Source-Ökosystem für offene FPGA-Boards

    1.006+2Sterne-Änderung der letzten 7 Tage
  • scr1@syntacore

    SCR1 ist ein hochwertiger Open-Source-RISC-V-MCU-Kern in Verilog

    1.001+1Sterne-Änderung der letzten 7 Tage
  • FPGA-USB-Device@WangXuan95

    Ein FPGA-basierter USB 1.1 (Full-Speed) Device-Core zur Implementierung von USB-Seriell, USB-Kamera, USB-Audio, USB-HID usw. Erfordert nur 3 gewöhnliche FPGA-IOs anstelle zusätzlicher Schnittstellen-Chips.

    921+3Sterne-Änderung der letzten 7 Tage
  • openwifi-hw@open-sdr

    Open-Source-FPGA-(Chip-)Design für IEEE 802.11 WiFi-Basisband: FPGA, Hardware

    893+1Sterne-Änderung der letzten 7 Tage
  • step_into_mips@lvyufeng

    Schritt für Schritt eine MIPS-CPU schreiben

    882+3Sterne-Änderung der letzten 7 Tage
  • nvc@nickg

    VHDL-Compiler und -Simulator

    878+0Sterne-Änderung der letzten 7 Tage
  • verilog2factorio@Redcrafter

    Dieses Projekt kompiliert Verilog (eine Hardwarebeschreibungssprache) in Factorio-Blueprints.

    828+0Sterne-Änderung der letzten 7 Tage
  • openpiton@PrincetonUniversity

    Die OpenPiton-Plattform

    818+8Sterne-Änderung der letzten 7 Tage
  • edalize@olofk

    Eine Abstraktionsbibliothek zur Anbindung von EDA-Werkzeugen

    793+3Sterne-Änderung der letzten 7 Tage
  • z80-open-silicon@rejunity

    Z80 Open-Source-Siliziumklon. Das Ziel ist ein siliziumerprobter, pin-kompatibler Open-Source-Ersatz für den klassischen Z80.

    791+3Sterne-Änderung der letzten 7 Tage
  • projf-explore@projf

    Project F erweckt FPGAs mit spannenden Open-Source-Designs zum Leben, auf denen Sie aufbauen können.

    789+1Sterne-Änderung der letzten 7 Tage
  • sv2v@zachjs

    Konvertierung von SystemVerilog zu Verilog.

    751+1Sterne-Änderung der letzten 7 Tage
  • vscode-terosHDL@TerosTechnology

    VHDL- und Verilog/SV-IDE: Zustandsmaschinen-Viewer, Linter, Dokumentation, Snippets... und mehr!

    738+0Sterne-Änderung der letzten 7 Tage
  • OpenROAD-flow-scripts@The-OpenROAD-Project

    OpenROAD-Skripte zur Implementierung eines RTL-zu-GDS-Flows. Dokumentation unter https://openroad-flow-scripts.readthedocs.io/en/latest/

    730+8Sterne-Änderung der letzten 7 Tage
  • OpenTimer@OpenTimer

    Ein Hochleistungs-Timing-Analyse-Tool für VLSI-Systeme.

    716+2Sterne-Änderung der letzten 7 Tage
  • Der letzte Pcileech-DMA-CFW-Leitfaden, den du jemals brauchen wirst. Gesponsert von DMAPolice.com

    627+5Sterne-Änderung der letzten 7 Tage
  • Eine Liste freier und Open-Source-Hardware-Verifikationswerkzeuge und -Frameworks

    622+1Sterne-Änderung der letzten 7 Tage
  • mor1kx@openrisc

    mor1kx - ein OpenRISC 1000 Prozessor-IP-Core.

    590+2Sterne-Änderung der letzten 7 Tage
  • svls@dalance

    SystemVerilog-Sprachserver.

    585+1Sterne-Änderung der letzten 7 Tage
  • ASIC-Design-Roadmap@abdelazeem201

    Der Entwurf eines ASIC (Application Specific Integrated Circuit) ist ein langer Prozess, der von der Konzeptphase über die Spezifikation bis zum Tape-out reicht. Obwohl das Endprodukt meist winzig ist, ist dieser Weg voller technischer Herausforderungen.

    560+5Sterne-Änderung der letzten 7 Tage
  • shrike@vicharak-in

    Low cost microcontroller + FPGA board for makers , hobbyist and student for endless possibility.

    509+3Sterne-Änderung der letzten 7 Tage
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