ucb-bar/chipyard

Un marco de trabajo ágil de diseño de SoC RISC-V con núcleos en orden, núcleos fuera de orden, aceleradores y más

↗ Abrir en GitHub

Estrellas

2375

Bifurcaciones

910

Lenguaje

Scala

Licencia

BSD-3-Clause

Último push

hace 3 semanas

Scala risc-v riscv rtl soc chisel rocket peripherals boom firesim rocket-chip accelerators chip-generator chipyard hwacha out-of-order superscalar

Aún no hay intel relacionado

Este repo no ha aparecido en ninguna de las fuentes que rastrea el radar. El recopilador funciona con un horario — vuelve cuando lo haya cubierto.