verilog-to-routing/vtr-verilog-to-routing

@verilog-to-routing

Verilog to Routing -- Alur CAD Sumber Terbuka untuk Penelitian FPGA

↗ Buka di GitHub

Bintang

1.265

Fork

445

Bahasa

C++

Lisensi

NOASSERTION

Push terakhir

10 jam yang lalu

C++routing synthesis cad fpga eda verilog placement vpr vtr

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.