zachjs/sv2v

Konversi SystemVerilog ke Verilog

↗ Buka di GitHub

Bintang

750

Fork

66

Bahasa

Haskell

Lisensi

BSD-3-Clause

Push terakhir

3 minggu yang lalu

Haskell conversion verilog systemverilog yosys

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.