Topik · systemverilog
systemverilog
Repositori open source terpantau bertanda systemverilog, diurutkan berdasarkan bintang.
Repositori
12
Total bintang
13.349
Rata-rata bintang
1.112
Porsi
0,00%
Topik terkait
Topik yang sering muncul berdampingan dengan systemverilog di repositori yang sama.
Yang sedang naik
Repositori yang dibuat dalam 90 hari terakhir dan bertanda systemverilog.
Tidak ada repositori baru bertanda topik ini dalam 90 hari terakhir.
- #1
Verible adalah rangkaian alat pengembang SystemVerilog, termasuk parser, linter gaya, pemformat, dan language server
★ 1.927+6Perubahan bintang dalam 7 hari terakhir - #2
Modul IP sintetis AXI SystemVerilog dan infrastruktur verifikasi untuk komunikasi on-chip berkinerja tinggi
★ 1.677+9Perubahan bintang dalam 7 hari terakhir - #3
Kompiler Haskell ke VHDL/Verilog/SystemVerilog
★ 1.609+1Perubahan bintang dalam 7 hari terakhir - #4★ 1.290+0Perubahan bintang dalam 7 hari terakhir
- #5★ 1.126+2Perubahan bintang dalam 7 hari terakhir
- #6★ 1.114+1Perubahan bintang dalam 7 hari terakhir
- #7★ 1.028+1Perubahan bintang dalam 7 hari terakhir
- #8★ 793+3Perubahan bintang dalam 7 hari terakhir
- #9★ 750+1Perubahan bintang dalam 7 hari terakhir
- #10
IDE VHDL dan Verilog/SV: penampil state machine, linter, dokumentasi, cuplikan kode... dan banyak lagi!
★ 739+0Perubahan bintang dalam 7 hari terakhir - #11
Proyek verifikasi fungsional untuk keluarga core RISC-V CORE-V.
★ 716+2Perubahan bintang dalam 7 hari terakhir - #12★ 584+1Perubahan bintang dalam 7 hari terakhir
