pulp-platform/axi

Modul IP sintetis AXI SystemVerilog dan infrastruktur verifikasi untuk komunikasi on-chip berkinerja tinggi

↗ Buka di GitHub

Bintang

1.677

Fork

372

Bahasa

SystemVerilog

Lisensi

NOASSERTION

Push terakhir

2 minggu yang lalu

SystemVerilog fpga ip hardware asic rtl systemverilog axi4 axi axi4-lite network-on-chip

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.