rtl

Chisel: Bahasa Desain Perangkat Keras Modern

MyLayout adalah framework UI iOS yang kuat yang diimplementasikan dengan Objective-C. Framework ini mengintegrasikan fungsi dari Android Layout, iOS AutoLayout, SizeClass, HTML CSS float dan flexbox, serta bootstrap. Anda dapat menggunakan LinearLayout, RelativeLayout, FrameLayout, TableLayout, FlowLayout, FloatLayout, PathLayout, GridLayout, dan LayoutSizeClass untuk membangun aplikasi Anda.

Simulator SystemVerilog open-source dan sistem lint Verilator.

Generator Rocket Chip

Aplikasi terpadu OpenROAD yang mengimplementasikan Alur RTL-to-GDS. Dokumentasi di https://openroad.readthedocs.io/en/latest/

Layout Fast Swift Views tanpa auto layout. Tanpa sihir, kode murni, kontrol penuh, dan sangat cepat. Sintaks ringkas, intuitif, mudah dibaca & dapat dirangkai. [iOS/macOS/tvOS/CALayer]

Kerangka kerja desain SoC RISC-V yang tangkas dengan core in-order, core out-of-order, akselerator, dan banyak lagi.

SonicBOOM: The Berkeley Out-of-Order Machine

HDL berbasis Scala

OpenLane adalah alur RTL ke GDSII otomatis yang berbasis pada beberapa komponen termasuk OpenROAD, Yosys, Magic, Netgen, dan skrip metodologi kustom untuk eksplorasi serta optimasi desain.

Kerangka kerja untuk mengubah Cascading Style Sheets (CSS) dari Kiri-ke-Kanan (LTR) menjadi Kanan-ke-Kiri (RTL)

Modul IP sintetis AXI SystemVerilog dan infrastruktur verifikasi untuk komunikasi on-chip berkinerja tinggi

Implementasi perangkat keras Wireguard VPN berkecepatan tinggi, menggunakan Artix7 FPGA berbiaya rendah dengan toolchain sumber terbuka. Jika Anda mencari keamanan dan privasi, tidak ada yang disembunyikan dalam basis kode kami. Pintu kami terbuka lebar untuk pemeriksaan backdoor, baik yang terkait dengan RTL, embedded, build, bitstream, atau aspek lain dari paket desain dan pengiriman. Silakan masuk!

Sistem pembangunan perangkat keras modular

Veryl: Bahasa Deskripsi Perangkat Keras Modern

SCR1 adalah inti MCU RISC-V sumber terbuka berkualitas tinggi dalam Verilog

Inti VeeR EH1

Inti perangkat USB 1.1 (kecepatan penuh) berbasis FPGA untuk mengimplementasikan USB-serial, kamera USB, audio USB, USB-hid, dll. Hanya memerlukan 3 IO umum FPGA tanpa chip tambahan.

Desain FPGA (chip) baseband WiFi IEEE 802.11 sumber terbuka: FPGA, perangkat keras

:earth_africa: Komponen pemilih lokasi peta untuk Android. Berbasis Google Maps. Alternatif untuk Google Place Picker.

Skrip OpenROAD yang mengimplementasikan Alur RTL-to-GDS. Dokumentasi di https://openroad-flow-scripts.readthedocs.io/en/latest/

Mesin Teks Pertama & Satu-satunya untuk Unity. Setiap bahasa. Setiap emoji. Setiap gaya. Siap produksi, dapat diperluas, berkinerja tinggi, dibangun di atas standar industri. Windows, macOS, Linux, Android, iOS, WebGL

⚡ Paket RTL Lengkap - Komponen Responsif Bootstrap untuk pengguna Iran 🇮🇷

Daftar kurasi proyek hebat dan sumber daya pengembangan/desain untuk mendukung kebutuhan komputasi bahasa Arab.

Pustaka yang mengonfigurasi pembatas (divider) untuk RecyclerView.