syntacore/scr1

SCR1 adalah inti MCU RISC-V sumber terbuka berkualitas tinggi dalam Verilog

↗ Buka di GitHub

Bintang

1.001

Fork

349

Bahasa

SystemVerilog

Lisensi

NOASSERTION

Push terakhir

2 tahun yang lalu

SystemVerilog risc-v riscv ip core verilog rtl rv32e rv32emc rv32i rv32imc

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.