TerosTechnology/vscode-terosHDL

@TerosTechnology

IDE VHDL dan Verilog/SV: penampil state machine, linter, dokumentasi, cuplikan kode... dan banyak lagi!

↗ Buka di GitHub

Bintang

739

Fork

71

Bahasa

VHDL

Lisensi

GPL-3.0

Push terakhir

1 bulan yang lalu

VHDL fpga vhdl verilog systemverilog

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.