darklife/darkriscv

Núcleo de CPU RISC-V de código aberto implementado em Verilog do zero em uma noite!

↗ Abrir no GitHub

Estrelas

2.602

Bifurcações

328

Linguagem

Verilog

Licença

BSD-3-Clause

Último push

há 1 semana

Verilog risc-v riscv fpga core verilog

Ainda não há intel relacionado

Este repo ainda não apareceu em nenhuma das fontes que o radar rastreia. O coletor roda em um cronograma — volte quando ele cobrir este repo.