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Chisel：一种现代硬件设计语言

Rocket Chip 生成器

Verible 是一套 SystemVerilog 开发者工具，包含解析器、代码风格检查器 (style-linter)、格式化工具和语言服务器 (language server)

用于 RISC-V 处理器验证的随机指令生成器

VeeR EH1 核心

用于开展全新 Chisel 开发的模板项目。