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Chisel：一種現代硬體設計語言

Rocket Chip 生成器

Verible 是一套 SystemVerilog 開發者工具，包含解析器、程式碼風格檢查器 (style-linter)、格式化工具和語言伺服器 (language server)

用於 RISC-V 處理器驗證的隨機指令產生器

VeeR EH1 核心

用於展開全新 Chisel 開發的範本專案。