chipsalliance/Cores-VeeR-EH1

VeeR EH1 核心

↗ 在 GitHub 開啟

星數

966

Fork 數

243

語言

SystemVerilog

授權

Apache-2.0

最後推送

2 個月前

SystemVerilog risc-v riscv fpga risc asic-design rtl processor riscv32 open-source-hardware verilator ahb-lite axi4 fusesoc veer western-digital

還沒有相關情報

radar 追蹤的來源裡還沒有出現過這個 repo。收集器照排程執行——等它涵蓋到這個 repo 再回來看看。