rtl

Chisel：一種現代硬體設計語言

MyLayout 是一個由 Objective‑C 實作的強大 iOS UI 框架。它整合了 Android Layout、iOS AutoLayout、SizeClass、HTML CSS float、flexbox 與 bootstrap 的功能，讓你可以使用 LinearLayout、RelativeLayout、FrameLayout、TableLayout、FlowLayout、FloatLayout、PathLayout、GridLayout、LayoutSizeClass 來建構 App，並支援自動佈局、UIView、UITableView、UICollectionView 與 RTL

Verilator 開源 SystemVerilog 模擬器與 lint 系統

Rocket Chip 生成器

OpenROAD 的統一應用程式，實現 RTL 到 GDS 的流程。文件位於 https://openroad.readthedocs.io/en/latest/

不使用 auto layout 的快速 Swift Views 排版。沒有魔法、純程式碼、完全掌控且極速。語法簡潔、直覺、可讀且可串接。[iOS/macOS/tvOS/CALayer]

具備循序核心、亂序核心、加速器等的敏捷 RISC-V SoC 設計框架

SonicBOOM：柏克萊亂序機器

基於 Scala 的 HDL

OpenLane 是一個自動化的 RTL 轉 GDSII 流程，基於 OpenROAD、Yosys、Magic、Netgen 等多個組件以及用於設計探索與優化的自定義方法論腳本。

用於將階層式樣式表 (CSS) 從由左至右 (LTR) 轉換為由右至左 (RTL) 的框架

用於高效能晶片內通訊的 AXI SystemVerilog 可綜合 IP 模組與驗證基礎設施

全速、線速的 Wireguard VPN 硬體實作，使用低成本的 Artix7 FPGA 與開源工具鏈。如果您追求安全與隱私，我們的程式碼庫中沒有任何隱私，大門永遠敞開歡迎對後門進行審查，無論是 RTL、嵌入式、建置、bitstream 或是設計與交付套件的任何其他方面。請進！

模組化硬體建置系統

Veryl：現代硬體描述語言

SCR1 是一個使用 Verilog 實作的高品質開源 RISC-V MCU 核心

VeeR EH1 核心

基於 FPGA 的 USB 1.1 (全速) 裝置核心，可實現 USB 序列埠、USB 攝影機、USB 音訊、USB HID 等。僅需 3 個 FPGA 通用 IO，無需額外晶片。

開源 IEEE 802.11 WiFi 基頻 FPGA（晶片）設計：FPGA、硬體

:earth_africa: 適用於 Android 的地圖位置選取器元件。基於 Google Maps。Google Place Picker 的替代方案。

OpenROAD 實作 RTL-to-GDS 流程的腳本。文件請參見 https://openroad-flow-scripts.readthedocs.io/en/latest/

Unity 第一且唯一的文字引擎。支援所有語言、所有表情符號、所有樣式。具備生產等級、可擴充、高效能，並建構於產業標準之上。支援 Windows、macOS、Linux、Android、iOS、WebGL

⚡ 完整 RTL 套件 - 專為伊朗人設計的響應式元件 Bootstrap 🇮🇷

精選的專案與開發/設計資源列表，旨在支援阿拉伯語運算需求。

用於設定 RecyclerView 分隔線的函式庫。