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面向 SkyWater Technology Foundry 130nm 芯片的開源流程設計套件

CORE‑V CVA6 是一個高度可配置的 6 階段 RISC‑V 核心，適用於應用與嵌入式應用。應用類配置可啟動 Linux。

🖥️ 以跨平台 VHDL 編寫的小型、可客製化且可擴充的 MCU 級 32 位元 RISC-V 軟核 CPU 與類微控制器 SoC。

OpenLane 是一個自動化的 RTL 轉 GDSII 流程，基於 OpenROAD、Yosys、Magic、Netgen 等多個組件以及用於設計探索與優化的自定義方法論腳本。

SERV - 序列式 RISC-V CPU

用於高效能晶片內通訊的 AXI SystemVerilog 可綜合 IP 模組與驗證基礎設施

Haskell 轉 VHDL/Verilog/SystemVerilog 編譯器

柏克萊的空間陣列產生器

模組化硬體建置系統

RISC-V XV6/Linux SoC，marchID: 0x2b, 0x34

數位簽章服務：進階電子簽章的建立、擴充與驗證

VUnit 是一個用於 VHDL/SystemVerilog 的單元測試框架

旨在縮減機器學習模型大小或用於機器學習的 ASIC/FPGA 加速器相關作品集

PULP Ara 是一個 64 位元向量單元，相容於 RISC-V Vector Extension 1.0 版本，作為 CORE-V CVA6 核心的協同處理器運作

ASIC 實作流程基礎設施，OpenLane 的後繼者