verilog

數位邏輯設計工具與模擬器

開源 IEEE 802.11 WiFi 基帶 FPGA（晶片）設計：驅動程式、軟體

Chisel：一種現代硬體設計語言

Verilator 開源 SystemVerilog 模擬器與 lint 系統

FPGA 友好的 32 位 RISC‑V CPU 實作

OpenROAD 的統一應用程式，實現 RTL 到 GDS 的流程。文件位於 https://openroad.readthedocs.io/en/latest/

在一夜之間用 Verilog 從頭實作的開源 RISC-V CPU 核心！

cocotb：基於 Python 的晶片（RTL）驗證

🖥️ 以跨平台 VHDL 編寫的小型、可客製化且可擴充的 MCU 級 32 位元 RISC-V 軟核 CPU 與類微控制器 SoC。

GPGPU 微處理器架構

基於 Scala 的 HDL

必備的 verilog systemverilog 模組

HDL 函式庫與專案

OpenLane 是一個自動化的 RTL 轉 GDSII 流程，基於 OpenROAD、Yosys、Magic、Netgen 等多個組件以及用於設計探索與優化的自定義方法論腳本。

:snowflake: 開放原始碼 FPGA 開發板的視覺化編輯器

超低功耗 RISC-V 核心

SERV - 序列式 RISC-V CPU

XLS：加速硬體合成

Haskell 轉 VHDL/Verilog/SystemVerilog 編譯器

一個小型、輕量級的 RISC CPU 軟核

用於 FPGA/ASIC 開發的套件管理器與建構抽象化工具

PlatformIO IDE for VSCode：新一代的物聯網（IoT）整合開發環境

以 Verilog 實作的開源 GPU，大致基於 RISC-V ISA

全速、線速的 Wireguard VPN 硬體實作，使用低成本的 Artix7 FPGA 與開源工具鏈。如果您追求安全與隱私，我們的程式碼庫中沒有任何隱私，大門永遠敞開歡迎對後門進行審查，無論是 RTL、嵌入式、建置、bitstream 或是設計與交付套件的任何其他方面。請進！

Verilog 轉路由 -- 用於 FPGA 研究的開源 CAD 流程

模組化硬體建置系統

硬體描述語言

初代 Game Boy 的閘極層級模擬器與工具儲存庫。

USB C 工業相機專案的原始碼與說明文件。此儲存庫包含 PCB 板、FPGA、相機與 USB，以及 FPGA 韌體和 USB 控制器韌體原始碼。

SystemVerilog 編譯器與語言服務