SpinalHDL/VexRiscv

FPGA 友好的 32 位 RISC‑V CPU 實作

↗ 在 GitHub 開啟

星數

3,239

Fork 數

512

語言

Assembly

授權

MIT

最後推送

1 週前

Assembly riscv cpu fpga vhdl verilog soc softcore spinalhdl

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radar 追蹤的來源裡還沒有出現過這個 repo。收集器照排程執行——等它涵蓋到這個 repo 再回來看看。