darklife/darkriscv

在一夜之間用 Verilog 從頭實作的開源 RISC-V CPU 核心！

↗ 在 GitHub 開啟

星數

2,602

Fork 數

328

語言

Verilog

授權

BSD-3-Clause

最後推送

2 週前

Verilog risc-v riscv fpga core verilog

還沒有相關情報

radar 追蹤的來源裡還沒有出現過這個 repo。收集器照排程執行——等它涵蓋到這個 repo 再回來看看。