systemverilog

Verible 是一套 SystemVerilog 開發者工具，包含解析器、程式碼風格檢查器 (style-linter)、格式化工具和語言伺服器 (language server)

用於高效能晶片內通訊的 AXI SystemVerilog 可綜合 IP 模組與驗證基礎設施

Haskell 轉 VHDL/Verilog/SystemVerilog 編譯器

透過 FPGA 透過 HDMI 傳送視訊/音訊

SystemVerilog 編譯器與語言服務

RISC-V XV6/Linux SoC，marchID: 0x2b, 0x34

Veryl：現代硬體描述語言

用於介接 EDA 工具的抽象化函式庫

SystemVerilog 轉 Verilog 轉換

VHDL 與 Verilog/SV IDE：狀態機檢視器、linter、文件、程式碼片段...以及更多！

針對 CORE-V 系列 RISC-V 核心的功能驗證專案。

SystemVerilog 語言伺服器