syntacore/scr1

SCR1 是一個使用 Verilog 實作的高品質開源 RISC-V MCU 核心

↗ 在 GitHub 開啟

星數

1,001

Fork 數

349

語言

SystemVerilog

授權

NOASSERTION

最後推送

2 年前

SystemVerilog risc-v riscv ip core verilog rtl rv32e rv32emc rv32i rv32imc

還沒有相關情報

radar 追蹤的來源裡還沒有出現過這個 repo。收集器照排程執行——等它涵蓋到這個 repo 再回來看看。