VUnit/vunit

VUnit adalah kerangka kerja pengujian unit untuk VHDL/SystemVerilog

↗ Buka di GitHub

Bintang

845

Fork

302

Bahasa

VHDL

Lisensi

NOASSERTION

Push terakhir

4 minggu yang lalu

VHDL verification fpga vhdl asic unit-testing verilog-hdl systemverilog-hdl testbench universal-verification-methodology

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.