darklife/darkriscv

Inti CPU RISC-V open source yang diimplementasikan dalam Verilog dari nol dalam satu malam!

↗ Buka di GitHub

Bintang

2.602

Fork

328

Bahasa

Verilog

Lisensi

BSD-3-Clause

Push terakhir

1 minggu yang lalu

Verilog risc-v riscv fpga core verilog

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.