darklife/darkriscv

在一夜之间用 Verilog 从头实现的开源 RISC-V CPU 核心！

↗ 在 GitHub 打开

星数

2,602

Fork 数

328

语言

Verilog

许可

BSD-3-Clause

最后推送

2周前

Verilog risc-v riscv fpga core verilog

还没有相关情报

radar 追踪的来源里还没有出现过这个 repo。收集器按计划运行——等它覆盖到这个 repo 再回来看看。