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主题 · verilog

verilog

标记 verilog 主题、收录中的开源项目,按星标数排序。

项目数
53
总星标数
86,387
平均星标数
1,630
占比
0.00%

常跟 verilog 一起出现在同一个项目上的主题。

近期新秀

近 90 天内创建、标记 verilog 主题的项目。

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  • logisim-evolution@logisim-evolution

    数字逻辑设计工具与模拟器

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  • OpenROAD@The-OpenROAD-Project

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  • darkriscv@darklife

    在一夜之间用 Verilog 从头实现的开源 RISC-V CPU 核心!

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  • cocotb@cocotb

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    🖥️ 以跨平台 VHDL 编写的小型、可定制且可扩展的 MCU 级 32 位 RISC-V 软核 CPU 和类微控制器 SoC。

    2,249+0近 7 天星标变化
  • GPGPU 微处理器架构

    2,220+0近 7 天星标变化
  • SpinalHDL@SpinalHDL

    基于 Scala 的 HDL

    2,032+0近 7 天星标变化
  • basic_verilog@pConst

    必备的 verilog systemverilog 模块

    2,017+0近 7 天星标变化
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    HDL 库与项目

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  • OpenLane@The-OpenROAD-Project

    OpenLane 是一个自动化的 RTL 转 GDSII 流程,基于 OpenROAD、Yosys、Magic、Netgen 等多个组件以及用于设计探索与优化的自定义方法论脚本。

    1,927+0近 7 天星标变化
  • icestudio@FPGAwars

    :snowflake: 开源 FPGA 开发板的可视化编辑器

    1,924+0近 7 天星标变化
  • e203_hbirdv2@riscv-mcu

    超低功耗 RISC-V 核心

    1,906+0近 7 天星标变化
  • serv@olofk

    SERV - 串行式 RISC-V CPU

    1,878+0近 7 天星标变化
  • xls@google

    XLS:加速硬件综合

    1,862+0近 7 天星标变化
  • clash-compiler@clash-lang

    Haskell 转 VHDL/Verilog/SystemVerilog 编译器

    1,609+0近 7 天星标变化
  • zipcpu@ZipCPU

    一个小型、轻量级的 RISC CPU 软核

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  • fusesoc@olofk

    用于 FPGA/ASIC 开发的软件包管理器与构建抽象工具

    1,453+0近 7 天星标变化
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    PlatformIO IDE for VSCode:新一代的物联网(IoT)整合开发环境

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  • VeriGPU@hughperkins

    用 Verilog 实现的开源 GPU,大致基于 RISC-V ISA

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  • wireguard-fpga@chili-chips-ba

    全速、线速的 Wireguard VPN 硬件实现,使用低成本的 Artix7 FPGA 与开源工具链。如果您追求安全与隐私,我们的代码库中没有任何隐私,大门永远敞开欢迎对后门进行审查,无论是 RTL、嵌入式、构建、bitstream 或是设计与交付套件的任何其他方面。请进!

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  • vtr-verilog-to-routing@verilog-to-routing

    Verilog 转路由 -- 用于 FPGA 研究的开源 CAD 流程

    1,261+0近 7 天星标变化
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    1,205+0近 7 天星标变化
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    1,126+0近 7 天星标变化
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