systemverilog

Verible 是一套 SystemVerilog 开发者工具，包含解析器、代码风格检查器 (style-linter)、格式化工具和语言服务器 (language server)

用于高性能片上通信的 AXI SystemVerilog 可综合 IP 模块与验证基础设施

Haskell 转 VHDL/Verilog/SystemVerilog 编译器

通过 FPGA 上的 HDMI 传输视频/音频

SystemVerilog 编译器与语言服务

RISC-V XV6/Linux SoC，marchID: 0x2b, 0x34

Veryl：现代硬件描述语言

用于对接 EDA 工具的抽象化库

SystemVerilog 转 Verilog 转换

VHDL 与 Verilog/SV IDE：状态机查看器、linter、文档、代码片段...以及更多！

针对 CORE-V 系列 RISC-V 核心的功能验证项目。

SystemVerilog 语言服务器