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面向 SkyWater Technology Foundry 130nm 芯片的开源流程设计套件

CORE‑V CVA6 是一个高度可配置的 6 随段 RISC‑V 核心，适用于应用与嵌入式应用。应用类配置可启动 Linux。

🖥️ 以跨平台 VHDL 编写的小型、可定制且可扩展的 MCU 级 32 位 RISC-V 软核 CPU 和类微控制器 SoC。

OpenLane 是一个自动化的 RTL 转 GDSII 流程，基于 OpenROAD、Yosys、Magic、Netgen 等多个组件以及用于设计探索与优化的自定义方法论脚本。

SERV - 串行式 RISC-V CPU

用于高性能片上通信的 AXI SystemVerilog 可综合 IP 模块与验证基础设施

Haskell 转 VHDL/Verilog/SystemVerilog 编译器

柏克莱的空间阵列产生器

模块化硬件构建系统

RISC-V XV6/Linux SoC，marchID: 0x2b, 0x34

数字签名服务：高级电子签名的创建、扩展与验证

VUnit 是一个用于 VHDL/SystemVerilog 的单元测试框架

旨在缩减机器学习模型大小或用于机器学习的 ASIC/FPGA 加速器相关作品集

PULP Ara 是一个 64 位向量单元，兼容于 RISC-V Vector Extension 1.0 版本，作为 CORE-V CVA6 核心的协同处理器运作

ASIC 实现流程基础设施，OpenLane 的继任者