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数字逻辑设计工具与模拟器

FPGA 友好的 32 位 RISC‑V CPU 实作

VHDL 2008/93/87 模拟器

cocotb：基于 Python 的芯片（RTL）验证

🖥️ 以跨平台 VHDL 编写的小型、可定制且可扩展的 MCU 级 32 位 RISC-V 软核 CPU 和类微控制器 SoC。

基于 Scala 的 HDL

Haskell 转 VHDL/Verilog/SystemVerilog 编译器

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VHDL 编译器与模拟器

VUnit 是一个用于 VHDL/SystemVerilog 的单元测试框架

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PypelineC：一个硬件描述语言（HDL），将类似高阶综合（HLS）的自动管线化作为语言结构与编译器功能。

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以 VHDL 2008 编写的微型 Open POWER ISA 软核

可携式 RISC-V 单芯片系统实现：包含 RTL、调试器与模拟器

免费与开源硬件验证工具及框架列表

一个以 Rust 编写的快速 VHDL 语言服务器与分析库