rtl

Chisel：一种现代硬件设计语言

MyLayout 是一个由 Objective‑C 实作的强大 iOS UI 框架。它整合了 Android Layout、iOS AutoLayout、SizeClass、HTML CSS float、flexbox 与 bootstrap 的功能，让你可以使用 LinearLayout、RelativeLayout、FrameLayout、TableLayout、FlowLayout、FloatLayout、PathLayout、GridLayout、LayoutSizeClass 来构建 App，并支持自动布局、UIView、UITableView、UICollectionView 与 RTL

Verilator 开源 SystemVerilog 模拟器与 lint 系统

Rocket Chip 生成器

OpenROAD's unified application implementing an RTL-to-GDS Flow. Documentation at https://openroad.readthedocs.io/en/latest/

不使用 auto layout 的快速 Swift Views 排版。没有魔法、纯代码、完全掌控且极速。语法简洁、直观、可读且可串接。[iOS/macOS/tvOS/CALayer]

具备顺序核心、乱序核心、加速器等的敏捷 RISC-V SoC 设计框架

SonicBOOM：伯克利乱序机器

基于 Scala 的 HDL

OpenLane 是一个自动化的 RTL 转 GDSII 流程，基于 OpenROAD、Yosys、Magic、Netgen 等多个组件以及用于设计探索与优化的自定义方法论脚本。

用于将层叠样式表 (CSS) 从由左至右 (LTR) 转换为由右至左 (RTL) 的框架

用于高性能片上通信的 AXI SystemVerilog 可综合 IP 模块与验证基础设施

全速、线速的 Wireguard VPN 硬件实现，使用低成本的 Artix7 FPGA 与开源工具链。如果您追求安全与隐私，我们的代码库中没有任何隐私，大门永远敞开欢迎对后门进行审查，无论是 RTL、嵌入式、构建、bitstream 或是设计与交付套件的任何其他方面。请进！

模块化硬件构建系统

Veryl：现代硬件描述语言

SCR1 是一个使用 Verilog 实现的高质量开源 RISC-V MCU 核心

VeeR EH1 核心

基于FPGA的USB 1.1 (全速) 设备核心，可实现USB串口、USB摄像头、USB音频、USB HID等。仅需3个FPGA通用IO，无需额外芯片。

开源 IEEE 802.11 WiFi 基带 FPGA（芯片）设计：FPGA、硬件

:earth_africa: 适用于 Android 的地图位置选择器组件。基于 Google Maps。Google Place Picker 的替代方案。

OpenROAD 实现 RTL-to-GDS 流程的脚本。文档请参见 https://openroad-flow-scripts.readthedocs.io/en/latest/

Unity 第一且唯一的文字引擎。支援所有语言、所有表情符号、所有样式。具备生产等级、可扩充、高效能，并建构于产业标准之上。支援 Windows、macOS、Linux、Android、iOS、WebGL

⚡ 完整 RTL 套件 - 专为伊朗人设计的响应式组件 Bootstrap 🇮🇷

精选的项目与开发/设计资源列表，旨在支援阿拉伯语运算需求。

用于设置 RecyclerView 分隔线的库。