syntacore/scr1

SCR1 是一个使用 Verilog 实现的高质量开源 RISC-V MCU 核心

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星数

1,001

Fork 数

349

语言

SystemVerilog

许可

NOASSERTION

最后推送

2年前

SystemVerilog risc-v riscv ip core verilog rtl rv32e rv32emc rv32i rv32imc

还没有相关情报

radar 追踪的来源里还没有出现过这个 repo。收集器按计划运行——等它覆盖到这个 repo 再回来看看。