SpinalHDL/VexRiscv

Implementasi CPU RISC-V 32-bit yang ramah FPGA

↗ Buka di GitHub

Bintang

3.239

Fork

512

Bahasa

Assembly

Lisensi

MIT

Push terakhir

1 minggu yang lalu

Assembly riscv cpu fpga vhdl verilog soc softcore spinalhdl

Belum ada intel terkait

Repositori ini belum muncul di sumber mana pun yang dilacak radar. Kolektor berjalan sesuai jadwal — periksa kembali setelah mencakup repositori ini.