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Chisel: 모던 하드웨어 디자인 언어

MyLayout은 Objective-C로 구현된 강력한 iOS UI 프레임워크입니다. Android Layout, iOS AutoLayout, SizeClass, HTML CSS float, flexbox 및 bootstrap의 기능을 통합하여 LinearLayout, RelativeLayout, FrameLayout, TableLayout, FlowLayout, FloatLayout, PathLayout, GridLayout, LayoutSizeClass 등을 사용하여 앱을 빌드할 수 있습니다.

Verilator 오픈 소스 SystemVerilog 시뮬레이터 및 린트 시스템

Rocket Chip 제너레이터

RTL-to-GDS 플로우를 구현하는 OpenROAD의 통합 애플리케이션. 문서: https://openroad.readthedocs.io/en/latest/

Auto Layout을 사용하지 않는 빠른 Swift Views 레이아웃. 매직 없이, 순수 코드로, 완전한 제어와 압도적인 속도 제공. 간결하고 직관적이며 읽기 쉬운 체이닝 문법. [iOS/macOS/tvOS/CALayer]

순차(in-order) 코어, 비순차(out-of-order) 코어, 가속기 등을 갖춘 애자일 RISC-V SoC 디자인 프레임워크

SonicBOOM: 버클리 비순차(Out-of-Order) 머신

Scala 기반 HDL

OpenLane은 OpenROAD, Yosys, Magic, Netgen 등 여러 구성 요소와 설계 탐색 및 최적화를 위한 커스텀 방법론 스크립트를 기반으로 하는 자동화된 RTL to GDSII 플로우입니다.

CSS(Cascading Style Sheets)를 왼쪽에서 오른쪽(LTR) 방향에서 오른쪽에서 왼쪽(RTL) 방향으로 변환하는 프레임워크

고성능 온칩 통신을 위한 AXI SystemVerilog 합성 가능 IP 모듈 및 검증 인프라

오픈소스 툴체인을 사용하는 저렴한 Artix7 FPGA 기반 Wireguard VPN의 고속, 와이어 스피드 하드웨어 구현. 보안과 프라이버시를 추구한다면 우리 코드베이스에는 숨겨진 것이 없습니다. RTL, 임베디드, 빌드, 비트스트림 또는 디자인 및 전달 패키지의 기타 측면과 관련된 백도어 검증을 위해 언제나 열려 있습니다.

모듈형 하드웨어 빌드 시스템

Veryl: 현대적인 하드웨어 기술 언어(HDL)

SCR1은 Verilog로 작성된 고품질 오픈소스 RISC-V MCU 코어입니다.

VeeR EH1 코어

USB-serial, USB-camera, USB-audio, USB-hid 등을 구현하기 위한 FPGA 기반 USB 1.1(full-speed) 디바이스 코어입니다. 추가 칩 없이 3개의 FPGA 범용 IO만으로 구현 가능합니다.

오픈소스 IEEE 802.11 WiFi 베이스밴드 FPGA 칩 설계

Android용 지도 위치 선택 컴포넌트. Google Maps 기반이며 Google Place Picker의 대안입니다.

RTL-to-GDS 흐름을 구현하는 OpenROAD 스크립트. 문서는 https://openroad-flow-scripts.readthedocs.io/en/latest/ 에서 확인할 수 있습니다.

Unity를 위한 최초이자 유일한 텍스트 엔진. 모든 언어, 이모지, 스타일 지원. 업계 표준을 기반으로 구축된 프로덕션급의 확장 가능하고 고성능인 엔진 (Windows, macOS, Linux, Android, iOS, WebGL 지원)

⚡ 전체 RTL 패키지 - 이란 사용자를 위한 Bootstrap 반응형 컴포넌트 🇮🇷

아랍어 컴퓨팅 환경을 지원하기 위한 유용한 프로젝트 및 개발/디자인 리소스 모음

RecyclerView의 구분선을 설정하는 라이브러리입니다.