asic

Kit de conception de processus open source pour une utilisation avec le nœud 130nm de SkyWater Technology Foundry.

Le CORE-V CVA6 est un cœur RISC-V à 6 étages hautement configurable pour les applications embarquées et générales. Les configurations de classe application sont capables de démarrer Linux.

🖥️ Un petit CPU soft-core RISC-V 32 bits de classe MCU, personnalisable et extensible, ainsi qu'un SoC de type microcontrôleur écrit en VHDL indépendant de la plateforme.

OpenLane est un flux automatisé RTL vers GDSII basé sur plusieurs composants, dont OpenROAD, Yosys, Magic, Netgen, ainsi que des scripts méthodologiques personnalisés pour l'exploration et l'optimisation de la conception.

SERV - Le CPU RISC-V série

Modules IP AXI SystemVerilog synthétisables et infrastructure de vérification pour la communication sur puce haute performance.

Compilateur Haskell vers VHDL/Verilog/SystemVerilog

Générateur de tableaux spatiaux de Berkeley.

Système de construction matérielle modulaire

SoC RISC-V XV6/Linux, marchID : 0x2b, 0x34

Service de signature numérique : création, extension et validation de signatures électroniques avancées

VUnit est un framework de tests unitaires pour VHDL/SystemVerilog.

Collection de travaux visant à réduire la taille des modèles ou l'accélérateur ASIC/FPGA pour le machine learning.

PULP Ara est une unité vectorielle 64 bits, compatible avec l'extension vectorielle RISC-V version 1.0, fonctionnant comme un coprocesseur pour le cœur CVA6 de CORE-V.

Infrastructure de flux d'implémentation ASIC, successeur d'OpenLane