verilog

SoC RISC-V XV6/Linux, marchID: 0x2b, 0x34

Veryl: Bahasa Deskripsi Perangkat Keras Modern

:seedling: Ekosistem open source untuk papan FPGA terbuka

SCR1 adalah inti MCU RISC-V sumber terbuka berkualitas tinggi dalam Verilog

Inti perangkat USB 1.1 (kecepatan penuh) berbasis FPGA untuk mengimplementasikan USB-serial, kamera USB, audio USB, USB-hid, dll. Hanya memerlukan 3 IO umum FPGA tanpa chip tambahan.

Desain FPGA (chip) baseband WiFi IEEE 802.11 sumber terbuka: FPGA, perangkat keras

Menulis CPU MIPS langkah demi langkah

Kompilator dan simulator VHDL.

Proyek ini akan mengompilasi verilog (bahasa deskripsi perangkat keras) menjadi blueprint factorio.

Platform OpenPiton.

Pustaka abstraksi untuk menghubungkan alat EDA

Klon silikon sumber terbuka Z80. Tujuannya adalah menjadi pengganti klasik Z80 yang terbukti secara silikon, kompatibel pin, dan bersumber terbuka.

Project F menghidupkan FPGA dengan desain sumber terbuka menarik yang dapat Anda bangun.

Konversi SystemVerilog ke Verilog

IDE VHDL dan Verilog/SV: penampil state machine, linter, dokumentasi, cuplikan kode... dan banyak lagi!

Skrip OpenROAD yang mengimplementasikan Alur RTL-to-GDS. Dokumentasi di https://openroad-flow-scripts.readthedocs.io/en/latest/

Alat Analisis Waktu Kinerja Tinggi untuk Sistem VLSI

Panduan Pcileech DMA CFW terakhir yang Anda butuhkan. Sponsor oleh DMAPolice.com

Daftar alat dan kerangka kerja verifikasi perangkat keras sumber terbuka dan gratis.

mor1kx - inti IP prosesor OpenRISC 1000

Language server SystemVerilog

Perjalanan merancang ASIC (application specific integrated circuit) sangat panjang dan melibatkan sejumlah langkah utama – mulai dari konsep hingga spesifikasi hingga tape-out. Meskipun produk akhirnya biasanya sangat kecil (diukur dalam nanometer), perjalanan panjang ini menarik dan penuh dengan banyak tantangan teknik.

Low cost microcontroller + FPGA board for makers , hobbyist and student for endless possibility.